集成電路可測性設計中網表的解析與實現(doc 6)

前言

隨著微電子製造技術向深亞微米方向發展，數字集成電路的集成度也越來越高，而半導體工藝中可能引入各種失效，另外材料的缺陷以及工藝的偏差都可能會導致芯片中電路連接的短路、斷路以及器件結間穿通等問題。這樣的物理失效必然導致電路功能或者性能方麵的故障。為了保證設計的正確性，在製造和使用芯片時必須要對其進行測試。目前最有效的方法就是采用可測性設計技術(DFT，De-sign For Testability)，即在設計時就保證電路的可測性。

對數字邏輯電路的測試包括功能測試和結構測試。功能測試是檢測該模塊在係統中工作狀態下的常用功能，並檢測模塊與係統的接口連接。但由於模塊的複雜性，在限定的時間內，窮舉所有的功能並加以測試通常是不可能的。結構電路測試是對內部的電路結構進行全麵的測試，以保證該電路實現的功能的正確性。結構電路測試首先需要將電路的物理缺陷模型化，建立故障模型，產生測試激勵。然後將測試激勵從原始輸入引入故障點，並將故障點的測試響應傳播到電路的原始輸出，最後比較測試響應與無故障響應，判斷電路是否有故障。

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